益華 (Cadence Design Systems, Inc.)推出 Tempus 時序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時序分析與收斂工具，精心設(shè)計讓系統(tǒng)芯片(System-on-Chip，SoC)開發(fā)人員能夠加速時序收斂，讓芯片設(shè)計更快速地投入制造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法，讓客戶能夠縮短時序signoff收斂與分析，實現(xiàn)更快速的試產(chǎn)，同時創(chuàng)造良率更高、面積更小而且功耗更低的設(shè)計。

Cadence總裁兼CEO陳立武表示，“在Cadence，我們的使命是幫助客戶建立絕佳、勝利的產(chǎn)品。在當今復雜SoC上達成設(shè)計收斂還要滿足上市時間要求，堪稱為一項艱巨的挑戰(zhàn)。我們開發(fā)了Tempus時序signoff分析，與客戶和生態(tài)系伙伴們并肩合作，克服這個挑戰(zhàn)。”

Tempus導入的全新功能包括：市場上第一個大量普及的平行時序引擎，能夠延展以利用多達數(shù)百顆CPUs；平行架構(gòu)讓Tempus能夠分析具備數(shù)百萬處理程序的設(shè)計，絕不犧牲精確度；全新的路徑式分析引擎，駕馭多重核心處理能力而提高良率。Tempus具備效能優(yōu)勢，能夠比其他解決方案更廣泛地運用路徑式分析；多重模式、多重角落(MMMC)分析與具備實體意識的時序收斂，巧妙地運用多重線程與分布式時序分析。

Tempus先進功能可處理包含數(shù)百萬單元處理程序的設(shè)計，不會犧牲準確度。打從一開始便與客戶密切合作，證明了在以傳統(tǒng)流程需要耗費好幾個星期的設(shè)計上，Tempus號稱可在幾天的時間內(nèi)達成時序收斂。

Cadence研發(fā)副總裁Anirudh Devgan表示，“現(xiàn)在，時序收斂與signoff所花的時間將近整個設(shè)計實現(xiàn)流程的40%。傳統(tǒng)signoff流程無法滿足復雜設(shè)計時序收斂日益緊迫的要求。Tempus代表時序 signoff 工具創(chuàng)新與效能的一大進步，駕馭多重處理、嶄新建模技術(shù)與ECO功能，比傳統(tǒng)流程更快速地達成signoff。”

德州儀器(Texas Instruments)處理器開發(fā)協(xié)理Sanjive Agarwala表示，“我們非常樂見Cadence推出靜態(tài)時序分析(STA)領(lǐng)域的新功能。隨著我們轉(zhuǎn)移到更先進的制程，時序收斂會變得更困難。很高興看到Cadence勇于承擔這項挑戰(zhàn)，提供精心設(shè)計的全新技術(shù)，克服棘手的設(shè)計收斂問題。”

Tempus預計將于2013年第三季開始供貨。