1、引言

數(shù)字射頻存儲(chǔ)器（DRFM）具有對(duì)射頻和微波信號(hào)的存儲(chǔ)及再現(xiàn)能力，已發(fā)展成為現(xiàn)代電子戰(zhàn)系統(tǒng)和儀器測試系統(tǒng)的重要組成部分。作為DRFM 的核心部分，超高速ADC，DAC 的性能直接決定了它處理模擬信號(hào)的能力。但是，由于半導(dǎo)體工藝及器件性能的限制，高采樣率、高分辨率的ADC 及DAC 難以實(shí)現(xiàn)。由于相位數(shù)字化比傳統(tǒng)的幅度數(shù)字化有多種優(yōu)點(diǎn)，且采用相位量化可降低對(duì)上述電路的要求，所以含相位體制ADC 及DAC 的DRFM 系統(tǒng)得到廣泛應(yīng)用[1～4 ]。本文利用GaAs MESFET 全離子注入非自對(duì)準(zhǔn)常規(guī)工藝設(shè)計(jì)了用于3bit 相位體制DRFM 系統(tǒng)的單片超高速相位體制ADC。測試結(jié)果表明，電路可在2GHz 時(shí)鐘速率下完成采樣、量化，達(dá)到1.2Gbp s 的輸出碼流速率，其瞬時(shí)帶寬可達(dá)150MHz，具備±0.22LSB 的相位精度。

2、電路設(shè)計(jì)

3bit 相位體制ADC 的量化對(duì)象是輸入信號(hào)的相位量，基本功能是將輸入的兩路正交模擬信號(hào)轉(zhuǎn)換為四路含相位信息的數(shù)字信號(hào)。輸出信號(hào)是占空比為1：1、頻率與輸入正交信號(hào)同頻率的方波信號(hào)，但每相鄰兩路之間的相位差為45°[3 ]。3bit 相位體制ADC 的輸入輸出時(shí)序關(guān)系及真值表分別如圖1、表1 所示。所以，3bit 相位體制ADC 的輸出信號(hào)每周期含8 個(gè)相位態(tài)，電路的轉(zhuǎn)換速率為輸入模擬信號(hào)頻率的8 倍。

表1、輸出真值表

圖1、輸入輸出時(shí)序圖

根據(jù)3bit 相位體制ADC 的工作原理，設(shè)計(jì)電路框圖如圖2 所示。

圖2、3bit 相位體制ADC 電路框圖

3bit 相位體制ADC 主要由五部分電路組成：（1）輸入緩沖級(jí)。本級(jí)電路將輸入的單端模擬正交信號(hào)變換為ADC 內(nèi)部所需的互補(bǔ)信號(hào)，并具有一定的放大作用。此外，該級(jí)電路還包括將外部的單端時(shí)鐘信號(hào)變換為內(nèi)部其他各級(jí)電路所需的互補(bǔ)時(shí)鐘信號(hào)。（2）預(yù)放大級(jí)。本級(jí)電路根據(jù)3bit 相位量化的原理對(duì)模擬正交信號(hào)及其互補(bǔ)信號(hào)按照一定規(guī)則兩兩組合，進(jìn)行差分放大。（3）比較級(jí)。本級(jí)電路在時(shí)鐘作用下，利用正反饋原理對(duì)比較器輸入端的模擬信號(hào)進(jìn)行取樣、量化。（4）觸發(fā)鎖存級(jí)。本級(jí)電路在時(shí)鐘的精確控制下，對(duì)前級(jí)比較級(jí)輸出的量化數(shù)字值進(jìn)行觸發(fā)鎖存。（5）輸出緩沖級(jí)。目的是為了在高速數(shù)字傳輸時(shí)能足以驅(qū)動(dòng)ADC 后級(jí)的50Ω 負(fù)載。電路設(shè)計(jì)時(shí)，已將輸入、輸出端口設(shè)計(jì)為片內(nèi)50Ω 匹配，便于高速測試及應(yīng)用。

上述各級(jí)電路中，最為關(guān)鍵的部分是比較級(jí)電路。通過它將模擬信號(hào)采樣、量化為數(shù)字信號(hào)，本級(jí)輸出數(shù)字信號(hào)的質(zhì)量將影響后級(jí)觸發(fā)鎖存級(jí)能否可靠工作。所以，它的性能直接決定了整個(gè)ADC 電路的工作速度。為了獲得高增益及良好的輸入動(dòng)態(tài)范圍，采用栓鎖再生比較器，利用其正反饋的工作原理達(dá)到高的采樣、量化速度，且對(duì)小的輸入信號(hào)仍然能夠正確工作，為后級(jí)的觸發(fā)鎖存級(jí)提供足夠的量化數(shù)字電平[5 ]。栓鎖再生比較器的電原理圖如圖3（a）所示。圖3（b）為其在20mVpp 輸入信號(hào)、500MHz 時(shí)鐘作用下的仿真工作特性。

圖3、（a）栓鎖再生比較器；（b）比較器仿真結(jié)果

由圖3 可知，該比較器在時(shí)鐘的高電平作用下對(duì)外部輸入信號(hào)進(jìn)行取樣，直至?xí)r鐘的高電平結(jié)束。這一過程中，比較器負(fù)載電阻端的電平及比較器的輸出端電平均跟隨外部輸入信號(hào)而變。到達(dá)時(shí)鐘的下降沿時(shí)，比較器利用正反饋?zhàn)饔昧⒖虒r(shí)鐘高電平最后時(shí)刻取樣的外部信號(hào)進(jìn)行量化，使比較器的輸出端強(qiáng)置于穩(wěn)態(tài)的高、低電平。因此，比較器的負(fù)載電阻、輸入取樣對(duì)管的柵寬及正反饋量化對(duì)管的柵寬都需要仔細(xì)設(shè)計(jì)，以達(dá)到高增益、高輸出量化擺幅。比較器的后級(jí)采用下降沿D 型觸發(fā)器，利用與比較器相同的時(shí)鐘信號(hào)進(jìn)行觸發(fā)鎖存。為了對(duì)比較器的量化輸出穩(wěn)態(tài)值進(jìn)行可靠觸發(fā)鎖存，需要精細(xì)設(shè)計(jì)整個(gè)ADC 電路的時(shí)鐘分布。最終版圖布局時(shí)恰當(dāng)安排各級(jí)版圖位置，使到達(dá)觸發(fā)鎖存級(jí)的時(shí)鐘信號(hào)稍稍滯后于比較器級(jí)（如δ），即可用同一時(shí)鐘可靠同步整個(gè)ADC 電路。最終電路的具體時(shí)序安排如圖4 所示。

圖4、ADC 各級(jí)電路時(shí)鐘時(shí)序分布

由于相位體制ADC 的量化對(duì)象是信號(hào)的相位量，因此芯片版圖設(shè)計(jì)時(shí)將片內(nèi)互補(bǔ)時(shí)鐘單元置于整個(gè)電路版圖的中心，保證電路內(nèi)部同一級(jí)4 個(gè)通道的時(shí)鐘信號(hào)邊沿相差不大。此外，還要盡量保證各通道內(nèi)部信號(hào)所走路徑長度一致。

由于本電路最終將采用全離子注入非自對(duì)準(zhǔn)常規(guī)工藝，而ADC 又對(duì)器件的離散非常敏感，所以結(jié)合實(shí)際工藝情況，利用蒙特卡羅分析，計(jì)算了ADC電路對(duì)器件閾值電壓離散的敏感度，進(jìn)而分析電路的成品率。通過不斷改進(jìn)各級(jí)電路中器件的柵寬比例使得最終ADC 電路在現(xiàn)有工藝水平下能夠達(dá)到80 %以上的成品率，至此電路設(shè)計(jì)完畢。

3、工藝實(shí)現(xiàn)

電路采用南京電子器件研究所標(biāo)準(zhǔn)GaAsΦ76mm 全離子注入工藝實(shí)現(xiàn)，器件均為耗盡型器件，為非自對(duì)準(zhǔn)常規(guī)工藝。工藝流程簡介如下：N^- 有源區(qū)采用大面積Si 離子注入形成，注入能量為60keV，劑量為4.3 ×10¹² cm^-2；N+ 區(qū)采用Si 離子選擇雙注入形成，注入能量分別為120，60keV，劑量均為3 ×10¹³cm^-2；源漏歐姆接觸金屬采用Au/ Ge/ Ni 金屬系統(tǒng)，柵采用常規(guī)Ti/ Pt/ Au 柵。整個(gè)流程應(yīng)用金屬剝離工藝，電路用Si₃N₄ 介質(zhì)實(shí)現(xiàn)兩層金屬布線隔離。嚴(yán)格控制柵挖槽工藝，調(diào)整器件的閾值電壓到目標(biāo)電壓-1.3V。最終得到的芯片實(shí)際照片如圖5 所示，芯片尺寸為2mm ×2mm，各功能模塊均以框圖標(biāo)示。

4、電路測試

設(shè)計(jì)測試專用的測試盒及高速PCB 板，芯片直接裝配到測試底座上，通過金絲鍵合至PCB 上的傳輸線。由于電路本身含有驅(qū)動(dòng)50Ω 負(fù)載的輸出緩沖驅(qū)動(dòng)電路，因此，測試過程中電路存在比較大的高速開關(guān)電流。為了保證在這種電流急速開關(guān)變化下的信號(hào)完整性，需要對(duì)所有的直流饋線交流旁路，旁路電容采用1μf 和100pf 的貼片電容，以此來穩(wěn)定直流饋電的電壓穩(wěn)定。由于電路的量化對(duì)象是相位量，所以需要嚴(yán)格避免輸入輸出電纜給各通道所引入的額外相位誤差。以每個(gè)通道輸出信號(hào)經(jīng)過各自高低電平的50 %點(diǎn)為基準(zhǔn)進(jìn)行相位差統(tǒng)計(jì)。圖6 為高頻150MHz 輸入模擬正交信號(hào)、2GHz 時(shí)鐘速率下的測試結(jié)果，ADC 的輸出碼流速率均為1.2Gbp s。由圖可見，電路各通道的相位關(guān)系正確，輸出幅度在50Ω 負(fù)載上均有180mV_pp 的擺幅。

圖5、3bit 相位體制ADC 芯片照片

圖6、150MHz 輸入、2GHz 時(shí)鐘速率下的輸出波形

相位量化ADC 最關(guān)鍵的參數(shù)是相位精度隨工作頻率的變化情況，它決定了ADC 電路的瞬時(shí)工作帶寬。在某一頻率f 下，Pha（i）代表實(shí)際第i 個(gè)碼元所對(duì)應(yīng)的相位量，那么該頻率下的相位精度PA（f）可表示為：

PA（f）= max（abs（Pha（i）- 45））　i = 1，2 ?，8

同傳統(tǒng)的幅度ADC，也可以用線性度隨工作頻率的變化描述電路的頻域性能。定義PDNL（f）代表該頻率下的微分線性度，則：

PDNL（f）= PA（f）/ 45

圖7 是該電路的微分非線性誤差及相位精度隨頻率的變化特性。

圖7、PDNL 及相位精度的動(dòng)態(tài)性能

由圖7 測試結(jié)果可知，如果定義10°相位誤差（對(duì)應(yīng)±0.22LSB）為界，那么該電路具有接近150MHz的帶寬，ADC 的輸出碼流速率可達(dá)1.2Gbps。以上測試結(jié)果均在2GHz 時(shí)鐘速率下測得。

5、結(jié)論

本文詳細(xì)討論、分析了用于3bit 相位體制DRFM 系統(tǒng)的3bit 相位體制ADC 的設(shè)計(jì)過程。利用南京電子器件研究所標(biāo)準(zhǔn)GaAs Φ76mm 全離子注入工藝，采用全耗盡非自對(duì)準(zhǔn)MESFET 器件加工實(shí)現(xiàn)了3bit 超高速相位體制ADC。測試結(jié)果表明，電路可在2GHz 時(shí)鐘速率下完成采樣、量化，達(dá)到1.2Gbp s 的輸出碼流速率，其瞬時(shí)帶寬可達(dá)150MHz，具備±0.22LSB 的相位精度。經(jīng)進(jìn)一步改進(jìn)后可應(yīng)用于3bit 相位體制DRFM 系統(tǒng)中。